《Apple Watch Series 4系统级封装中的先进封装技术》
2019-02-01 17:35:02   来源:麦姆斯咨询   评论:0   点击:

在最近发布的Apple Watch Series 4中,我们发现几家封测厂商(OSAT)已经将最新的先进封装技术整合于该款智能手表,以便实现在Apple Watch诞生以来,集成度最高、封装尺寸最小的SiP。

Advanced packaging technology in the Apple Watch Series 4’s System-in-Package

——逆向分析报告

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Apple Watch系列智能手表中采用的四种先进封装技术:日月光(ASE)系统级封装(SiP)和改进型半导体嵌入式硅基板(SESUB)、台积电inFO-ePoP、Skyworks双面(Double Side)BGA

Apple Watch系列智能手表中采用的四种先进封装技术:日月光(ASE)系统级封装(SiP)和改进型半导体嵌入式硅基板(SESUB)、台积电inFO-ePoP、Skyworks双面(Double Side)BGA

据麦姆斯咨询报道,自2015年以来,苹果(Apple)公司已经发布了多款Apple Watch系列智能手表,每一款都采用系统级封装(SiP)来构建,集成了从应用处理器(AP)到电源管理集成电路(PMIC)等组件。在最近发布的Apple Watch Series 4中,我们发现几家封测厂商(OSAT)已经将最新的先进封装技术整合于该款智能手表,以便实现在Apple Watch诞生以来,集成度最高、封装尺寸最小的SiP。从封测大厂日月光(ASE)到代工龙头台积电(TSMC),Apple Watch Series 4展现了它们强大的先进封装和大批量生产能力。

苹果公司Apple Watch系列智能手表中的系统级封装(SiP)

苹果公司Apple Watch系列智能手表中的系统级封装(SiP)

Apple Watch Series 4智能手表有两个版本的系统级封装(SiP)。第一种是非蜂窝型(non-cellular)版本,具有单面成型、惯性测量单元(IMU)、GPS前端模组(FEM)。第二种是带有额外的射频(RF)前端模组(FEM)的蜂窝版本,它还包含一颗基带处理器;整体SiP封装尺寸小于700平方毫米,占据智能手表外形面积的40%。本报告重点分析了第二种,并将其与第一种进行对比分析。

Apple Watch Series 4拆解与逆向分析

Apple Watch Series 4拆解与逆向分析

Apple Watch Series 4拆解与逆向分析

自第一代Apple Watch发布以来,日月光的创新SiP封装技术就一直被苹果公司采用。它具有内部屏蔽,将射频(RF)区域与其它组件隔离。在Apple Watch Series 4中,苹果公司采用了台积电为应用处理器封装开发的最新inFO技术——inFO-ePoP。此外,苹果公司使用了两种更先进的封装技术,将PMIC和射频前端模组集成并小型化。一种是嵌入式芯片技术,在印刷电路板(PCB)上连接多个无源元件,并在下方焊接IC芯片。另一种是采用双面球栅阵列(BGA)技术,在系统级封装底部集成一个开关、几个滤波器和功率放大器。

日月光(ASE)改进型SESUB

日月光(ASE)改进型SESUB(样刊模糊化)

台积电inFO-ePoP(样刊模糊化)

台积电inFO-ePoP(样刊模糊化)

本报告对Apple Watch Series 4系统级封装进行完整的分析,包括封装工艺、横截面、芯片等,此外还将苹果应用处理器中采用的台积电inFO技术与Apple Watch Series 4系统级封装技术进行对比分析。因此,本报告非常适合于对先进封装感兴趣的专业人士,能够大幅提升对先进封装行业的认识。

报告目录:

Overview/Introduction

Apple Company Profile

Apple Watch Series 4 Teardown

Physical Analysis
• Physical Analysis Methodology
• Module SiP Packaging Analysis
- Package view and dimensions
- Package X-ray view
- Package opening: component IDs, shielding
- Package cross-section: shielding, PCB substrate
• Packaging Analysis of the Custom-A12, PMIC and the Low-Band RF FEM
- Package view and dimensions
- Package X-ray view
- Package opening:
* Memory dies, application processor for the A12
* Passives, die for the PMIC
* Shielding, dies overview for the FEM
- Package cross-section:
* TiV, adhesives, RDLs for the A12
* TMV, PCB substrate, RDL and bumps for the PMIC
* Shielding, PCB substrate, bottom die bonding, filters for the FEM
- Die view and dimensions
- Die cross-section
• Physical Analysis Comparison
- TSMC’s inFO
- RF FEM SiP vs Discrete
- Cellular vs. non-cellular

Manufacturing Process Flow
• Packaging Fabrication Unit
• SiP Package Process Flow
• TSMC’s inFO Package Process Flow
• PMIC Package Process Flow
• Double-Side BGA Package Process Flow

Cost Analysis
• Overview of the Cost Analysis
• Supply Chain Description
• Yield Hypotheses
• TSMC’s inFO Package Cost Analysis
- Wafer and component cost
• PMIC Package Cost Analysis
- Panel and component cost
• Double-Side BGA Package Cost Analysis
- Panel and component cost
• SiP Cost Analysis
- BOM estimation cost
- Panel and component cost

Estimated Price Analysis

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